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VHDLによるFPGA設計&デバッグ

VHDLによるFPGA設計&デバッグ

  • 著者松村 謙坂巻 佳壽美
  • 定価2,750円 (本体2,500円+税)
  • 判型B5変
  • 176頁
  • ISBN978-4-274-50385-6
  • 発売日2012/03/24
  • 発行元オーム社

FPGAデバイスにおける論理回路設計の効率化!

FPGAの設計には、VHDL言語が多用されています。本書は、VHDLによる回路記述と、その記述をテストするテストベンチの書き方について解説しています。テストベンチを理解することにより、回路記述の正確さや誤りをシミュレータ上で確認できるようになるため、効率的な開発が可能になることや、回路の動作のより深い理解につながります。
Step1 なぜ今、HDLによるFPGA設計なのか?
1.1 電子回路設計のパラダイムシフト
1.2 HDLの種類と標準化の動向
1.3 FPGAデバイスについて
1.4 VHDLによるFPGA設計
1.5 FPGA設計におけるデバッグ手法
1.6 シミュレーションによるデバッグ
1.7 VHDL記述の概要
1.8 FPGA化のメリットとデメリット

Step2 VHDLによる回路記述
2.1 VHDL記述の基礎
2.1.1 VHDL記述とはこんなもの
2.1.2 ライブラリ宣言とパッケージ呼び出し部
2.1.3 入出力ポートの定義(entity部)
2.1.4 内部回路の定義(architecture部)
2.1.5 内部信号の生成(architecture部)
2.2 テストベンチの書き方
2.2.1 テストベンチの基礎構造
2.2.2 テスト用信号の生成
2.2.3 テスト対象回路の呼び出しと信号の接続
2.2.4 テストベンチを作る際のポイント
2.3 組み合わせ回路の記述方法
2.3.1 組み合わせ回路とは
2.3.2 組み合わせ回路で使用する構文
2.3.3 組み合わせ回路の事例
2.4 順序回路の記述方法
2.4.1 順序回路とは
2.4.2 順序回路で使用する構文
2.4.3 順序回路の事例

Step3 より効率的なデバッグ
3.1 assert文によるエラー判定
3.2 generic文によるパラメータ渡し
3.3 write関数による標準出力への結果出力
3.4 string形による文字列パラメータ
3.5 if generate構文によるテストモードの埋め込み

Step4 大規模回路の設計とデバッグへの対応
4.1 TPUについて
4.1.1 TPUの概要
4.1.2 TPUの入出力インタフェース
4.1.3 TPUのレジスタ
4.2 階層化設計
4.2.1 階層化設計とは
4.2.2 階層化設計の実例
4.3 クロック同期設計とステートマシン
4.4 テキストデータの入出力
4.4.1 外部テキストファイルからのデータ入力
4.4.2 動作結果のファイルへの出力(ロギング)
4.5 TPUの設計とデバッグ
4.5.1 命令バスアクセスの記述
4.5.2 レジスタの記述
4.5.3 TPUのデバッグ

 ここでは、本書で解説されているサンプルプログラムを、圧縮ファイル(zip形式)でまとめ提供しています(VHDL_source_list.zip;約30KB)。圧縮ファイルを解凍(フォルダ付き)してご利用ください。

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