第1章　プログラマブルロジック
　1.1 歴史および概観
　1.2 PLD アーキテクチャ
　　1.2.1 論理ブロックの実現方式
　　1.2.2 プログラム素子
　　1.2.3 FPGA とCPLD
　　1.2.4 論理ブロック・アーキテクチャ
　　1.2.5 配線構造アーキテクチャ
　1.3 PLD/FPGA の動向
　1.4 リコンフィギャラブルロジック
　　1.4.1 従来FPGA の課題
　　1.4.2 部分再構成可能FPGA とマルチコンテキストFPGA
　　1.4.3 マルチコンテキトFPGA の例
　参考文献
第2章　PLD/FPGA用設計ツール
　2.1 PLD/FPGA 設計フロー
　2.2 テクノロジーマッピング
　　2.2.1 ルックアップテーブルを対象としたテクノロジーマッピング手法
　　2.2.2 深さ最適化テクノロジーマッピング手法
　2.3 配置手法
　　2.3.1 シミュレーティッドアニーリングに基づく配置手法
　　2.3.2 ミンカット配置手法
　2.4 配線手法
　　2.4.1 概略配線手法
　　2.4.2 詳細配線手法
　2.5 テクノロジーマッピング・配置・概略配線同時処理手法
　2.6 回路分割手法
　参考文献
第3章　リコンフィギャラブルシステムで用いる並列アルゴリズム
　3.1 パイプライン処理
　　3.1.1 パイプライン処理の概念
　　3.1.2 パイプライン処理による性能向上
　3.2 SIMD 処理
　　3.2.1 Flynn の分類
　　3.2.2 SIMD 型アーキテクチャ
　3.3 シストリック・アレイ
　　3.3.1 シストリック・アレイとは
　　3.3.2 シストリック・アルゴリズム
　　3.3.3 行列演算への適用例
　　3.3.4 信号処理への適用例
　3.4 データ駆動方式
　　3.4.1 データ駆動の概念
　　3.4.2 データ駆動システムの構成
　　3.4.3 ペトリネット
　3.5 その他ハードウェアアルゴリズム
　　3.5.1 ハードウェアソータ
　　3.5.2 CAM（Content Addressable Memory）
　　3.5.3 メッセージ・パッシング機構
　参考文献
第4章　リコンフィギャラブルシステムの構成例
　4.1 総論
　4.2 ハードウェアエンジンタイプの事例
　　4.2.1 Splash/Splash2
　　4.2.2 RM-I/II/III/IV
　　4.2.3 RASH
　　4.2.4 他のシステム事例
　4.3 コプロセッサタイプの事例
　　4.3.1 PRISM/PRISM-II
　　4.3.2 ArMen
　　4.3.3 Garp
　　4.3.4 他のシステム事例
　4.4 プロセッサタイプの事例
　　4.4.1 DISC
　　4.4.2 PRISC
　　4.4.3 OneChip
　　4.4.4 他のシステム事例
　参考文献
第5章　動的リコンフィギャラブルプロセッサの概観
　5.1 その登場の背景
　　5.1.1 SoC の問題点
　　5.1.2 汎用FPGA の問題点
　5.2 動的リコンフィギャラブルプロセッサの三つの特徴
　　5.2.1 粗粒度構成要素の利用
　　5.2.2 動的再構成
　　5.2.3 C レベル設計との結び付き
　5.3 動的リコンフィギャラブルプロセッサの概観
　　5.3.1 命令/構成データ配送方式
　　5.3.2 マルチコンテキスト方式
　　5.3.3 オンチップマルチプロセッサとの境界タイプ
　参考文献
第6章　アイピーフレックス社DAPDNA
　6.1 DAPDNAアーキテクチャ
　6.2 DAPDNAチップの概要
　　6.2.1 DAP（32 ビット専用RISC)
　　6.2.2 PE マトリックス(32 ビットのリコンフギャブルPes)
　　6.2.3 エレメントの構成
　　6.2.4 BSU(バス・スイッチ)
　6.3 DAPDNA開発環境
　　6.3.1 DAPDNA-FW II のデザインフロー
　　6.3.2 DAP 開発環境
　　6.3.3 DNA 開発環境
　6.4 高性能化のトレードオフ
　　6.4.1 DAP 高性能化のトレードオフ・ポイント
　　6.4.2 PE マトリックス高性能化のトレードオフ・ポイント
　　6.4.3 高性能化への考察と課題（未実装含む）
　　6.4.4 フレキシビリティのトレードオフ
　6.5 技術課題と将来ビジョン
　　6.5.1 コースグレインとファイングレイン
　　6.5.2 動的最適化技術と仮想ハードウェア技術について
第7章　NECエレクトロニクス社DRP
　7.1 背景
　7.2 動作合成
　　7.2.1 ターゲットアーキテクチャ
　　7.2.2 動作合成手法
　7.3 アーキテクチャ
　　7.3.1 DRP の構成
　　7.3.2 DRP の実行モデル
　7.4 開発環境
　　7.4.1 動作合成を発展させたC コンパイラ
　　7.4.2 C コンパイラ
　　7.4.3 バックエンド合成
　　7.4.4 統合開発環境Musketeer
　7.5 プロトタイプチップ: DRP-1 と評価事例
　7.6 まとめ
第8章　NTT PCA
　8.1 背景
　　8.1.1 PCA の概念
　　8.1.2 PCA の基本構造
　　8.2.2 ビットシリアルPCA
　8.3 まとめ
　参考文献
第9章　その他の実例
　9.1 Chameleon CS2112
　　9.1.1 概要
　　9.1.2 再構成部の構成
　　9.1.3 その他
　9.2 MorphoSys
　　9.2.1 概要
　　9.2.2 詳細構成
　　9.2.3 その他
　9.3 PipeRench
　　9.3.1 概要
　　9.3.2 プログラミングモデル
　　9.3.3 動作
　　9.3.4 構成詳細
　　9.3.5 その他
　9.4 PACT XPP
　　9.4.1 概要
　　9.4.2 構成詳細
　　9.4.3 その他
　9.5 PARS
　　9.5.1 概要
　　9.5.2 プログラムの実行方法
　　9.5.3 PARS プロセッサUNITE
　　9.5.4 その他
　参考文献
第10章　動的リコンフィギャラブルプロセッサ上での並列処理
　10.1 並列処理の基本
　　10.1.1 三つの方向性
　10.2 パイプライン処理
　　10.2.1 動的にステージを変更するパイプライン処理
　　10.2.2 パイプラインステージの複数コンテキスト実行
　10.3 マルチコンテキスト構成を利用したストリーム処理
　　10.3.1 問題のステップ毎の利用PE 数
　　10.3.2 三次元的割り付けモデル
　　10.3.3 動的再構成による性能価格比の向上
　10.4 動的リコンフィギャラブルシステムを用いた新しい試み
　　10.4.1 仮想ハードウェア
　　10.4.2 自己変更, 自己適応型アーキテクチャ
　参考文献